星期四, 9月 21, 2006
verilog vs. VHDL
早在1970年代末期至1980年代初，美國國防部（The United States Department of Defense），為方便管理有關武器承包商的電子電路技術文件，使其遵循統一的設計描述介面，以便在將來若有新技術推出後，仍能重複再使用（reuse）原設計，因而發展了名為VHSIC（Very High Speed Integrated Circuit） 的計劃。最初，其目的是希望能制定一個標準的文件格式（format）及語法（syntax），而各武器承包商及其分包商，均須遵循此一標準語法格式，描述其設計之電路。然而，它的最終的目的－恰如其名：VHSIC，卻是希望能藉此刺激，創造出下一世代高速積體電路的設計介面，以期能突破各種大型積體電路在設計上的不便。
計劃初期的成果令人雀躍；可惜的是，由於當時的文件格式，僅能以gate level的方式描述電路，一旦面對數萬邏輯閘以上的設計時 ，那實在是極其複雜且非常具挑戰性的苦差事；事實上，這可能比用徒手直接繪製電路圖，還要令人頭疼。於是，一種改良的電路描述方式－“VHSIC硬體描述語言”（VHSIC Hardware Description Language）便在1982年正式誕生；這也就是習稱的VHDL。其後，並於1986被「國際電機電子工程協會」（International Electrical & Electronic Engineering , IEEE）收納為其標準之一；文件編號為IEEE standard 1076。
在此同時，一家名為Gateway Design Automation的公司，亦於1984發表了一種相似於VHDL的硬體描述語言－Verilog HDL。不同於VHDL的是，Verilog HDL在發展之初，便是企圖能以程式語言介面（Programming Language Interface, PLI）為基礎，創造一個以電腦輔助設計為導向的自動化電路設計環境 ；基於此一原則，Verilog便被設計成一種語法極具親和力的硬體描述語言。先前提及，由於美國國防部在發展VHDL語言之初，主要的目的只是希望制定一個設計標準，以便將來若有新技術推出後，仍能重複再使用（reuse）原設計。由於其牽涉到國防大計，想當然爾，其語法的制定便須盡可能地嚴謹；不幸的是，這個優點卻成為往後推展VHDL語言時的致命傷。以軟體的程式語言來比較，VHDL的語法即有如PASCAL般的嚴謹；反之，Verilog的語法卻與當時流行的C語言極為類似（事實上，Verilog大部分語法的制定，其靈感便是來自於C語言）。所以，雖然Verilog在發表的時程上，比VHDL晚了近兩年，但是當時Verilog受歡迎的程度卻遠超過VHDL。
Verilog成功的原因，並不單純只因它那具親和力的語法；基本上，商業上的應用才是它致勝的關鍵。原本Gateway本身便是以提供EDA工具為主業，它們非常了解當時ASIC晶圓廠（Application Specific Integrated Circuit Foundry）的需求－一套功能強大的電路模擬器（Simulator），足以用來驗證龐大且複雜的數位電路；而Gateway的Verilog模擬器－Verilog-XL，做到了這一點。
Verilog模擬器提供了使用者一個非常具有彈性的模擬環境；使用它，工程師便可如同撰寫軟體般，以程式語言的方式，描述數位電路內部的電氣行為、架構、功能及各種輸出入的狀態。晶圓廠利用它程式語言介面的特點，建立了本身專屬的元件模型（primitive model）；這套模型不但可作為廠內ASIC模擬驗收（sign-off）之用，並可提供這些模型給客戶，作為設計時的模擬參考。直到目前為止，雖然VHDL模擬器已逐漸成為另一個主流 ，但仍有許多專門從事ASIC代工的老字號晶圓廠，只提供Verilog的元件模型。
使用Verilog模擬器的客戶利用電腦模擬，便可由終端機得知其設計的ASIC是否符合規格 ，免除許多實際電路板上的驗證工作，因而大幅地減少產品的面市時間（time-to-market） 。這使得擁有Verilog元件模型的晶圓廠，在市場上佔有更大的優勢利基（niche）；於是整個ASIC設計產業逐漸向Verilog模擬器靠攏，而Verilog HDL亦因此成為了工業界的標準。
參考文獻: http://www.icdiy.org/article.php3?sid=26
計劃初期的成果令人雀躍；可惜的是，由於當時的文件格式，僅能以gate level的方式描述電路，一旦面對數萬邏輯閘以上的設計時 ，那實在是極其複雜且非常具挑戰性的苦差事；事實上，這可能比用徒手直接繪製電路圖，還要令人頭疼。於是，一種改良的電路描述方式－“VHSIC硬體描述語言”（VHSIC Hardware Description Language）便在1982年正式誕生；這也就是習稱的VHDL。其後，並於1986被「國際電機電子工程協會」（International Electrical & Electronic Engineering , IEEE）收納為其標準之一；文件編號為IEEE standard 1076。
在此同時，一家名為Gateway Design Automation的公司，亦於1984發表了一種相似於VHDL的硬體描述語言－Verilog HDL。不同於VHDL的是，Verilog HDL在發展之初，便是企圖能以程式語言介面（Programming Language Interface, PLI）為基礎，創造一個以電腦輔助設計為導向的自動化電路設計環境 ；基於此一原則，Verilog便被設計成一種語法極具親和力的硬體描述語言。先前提及，由於美國國防部在發展VHDL語言之初，主要的目的只是希望制定一個設計標準，以便將來若有新技術推出後，仍能重複再使用（reuse）原設計。由於其牽涉到國防大計，想當然爾，其語法的制定便須盡可能地嚴謹；不幸的是，這個優點卻成為往後推展VHDL語言時的致命傷。以軟體的程式語言來比較，VHDL的語法即有如PASCAL般的嚴謹；反之，Verilog的語法卻與當時流行的C語言極為類似（事實上，Verilog大部分語法的制定，其靈感便是來自於C語言）。所以，雖然Verilog在發表的時程上，比VHDL晚了近兩年，但是當時Verilog受歡迎的程度卻遠超過VHDL。
Verilog成功的原因，並不單純只因它那具親和力的語法；基本上，商業上的應用才是它致勝的關鍵。原本Gateway本身便是以提供EDA工具為主業，它們非常了解當時ASIC晶圓廠（Application Specific Integrated Circuit Foundry）的需求－一套功能強大的電路模擬器（Simulator），足以用來驗證龐大且複雜的數位電路；而Gateway的Verilog模擬器－Verilog-XL，做到了這一點。
Verilog模擬器提供了使用者一個非常具有彈性的模擬環境；使用它，工程師便可如同撰寫軟體般，以程式語言的方式，描述數位電路內部的電氣行為、架構、功能及各種輸出入的狀態。晶圓廠利用它程式語言介面的特點，建立了本身專屬的元件模型（primitive model）；這套模型不但可作為廠內ASIC模擬驗收（sign-off）之用，並可提供這些模型給客戶，作為設計時的模擬參考。直到目前為止，雖然VHDL模擬器已逐漸成為另一個主流 ，但仍有許多專門從事ASIC代工的老字號晶圓廠，只提供Verilog的元件模型。
使用Verilog模擬器的客戶利用電腦模擬，便可由終端機得知其設計的ASIC是否符合規格 ，免除許多實際電路板上的驗證工作，因而大幅地減少產品的面市時間（time-to-market） 。這使得擁有Verilog元件模型的晶圓廠，在市場上佔有更大的優勢利基（niche）；於是整個ASIC設計產業逐漸向Verilog模擬器靠攏，而Verilog HDL亦因此成為了工業界的標準。
參考文獻: http://www.icdiy.org/article.php3?sid=26
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